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FPGA/CPLD数字电路原理介绍

来源:亚博有保障   发布时间:2021-03-17 07:21nbsp;  点击量:

本文摘要:当造成自动门时钟的人组逻辑性高达一级时,证设计方案新项目的可信性看起来很艰辛。即便 样品或模型結果没说明出有静态数据险象,但本质上仍然有可能不会有着危险因素。 一般来说,我们不理应用多级别人组逻辑性去钟触PLD设计方案中的触发器。 图1得到一个所含险象的多级别时钟的事例。时钟是由SEL扩展槽操控的多通道选择符键入的。 多通道选择符的輸出是时钟(CLK)和该时钟的2波形(DIV2)。

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当造成自动门时钟的人组逻辑性高达一级时,证设计方案新项目的可信性看起来很艰辛。即便 样品或模型結果没说明出有静态数据险象,但本质上仍然有可能不会有着危险因素。

一般来说,我们不理应用多级别人组逻辑性去钟触PLD设计方案中的触发器。  图1得到一个所含险象的多级别时钟的事例。时钟是由SEL扩展槽操控的多通道选择符键入的。

多通道选择符的輸出是时钟(CLK)和该时钟的2波形(DIV2)。由图1的指定波形图显出,在2个时钟皆为逻辑性1的状况下,当SEL线的情况变化时,不会有静态数据险象。

险象的水平不尽相同工作中的标准。多级别逻辑性的险象是能够去除的。    图1有静态数据险象的多级别时钟  图2得到图1电源电路的一种单极时钟的取代计划方案。图上SEL扩展槽和DIV2数据信号作为也就能D触发器的也就能輸出尾端,而不是作为该触发器的时钟扩展槽。

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应用这一电源电路并不一定可选PLD的逻辑性模块,工作中却可靠多了。有所不同的系统软件务必应用有所不同的方式去除多级别时钟,并没同样的方式。    图2无静态数据险象的多级别时钟  1行波时钟  另一种流行的时钟电源电路是应用行波时钟,即一个触发器的键入用以另一个触发器的时钟輸出。

假如仔细地设计方案,行波时钟能够象全局性时钟一样地可靠工作中。殊不知,行波时钟促使与电源电路相关的指定推算出来看起来非常简单。行波时钟在行波链上各触发器的时钟中间造成较小的時间偏移,而且不容易远远超过最坏状况下的建立時间、保持時间和电源电路中时钟到键入的廷时,使系统软件的具体速率升高。

  用记数刷转型发展触发器包括多线程电子计数器常常应用行波时钟,一个触发器的键入钟控下一个触发器的輸出,参照图3即时电子计数器一般来说是更换多线程电子计数器的更优计划方案,这是由于二者务必某种意义多的宏单元而即时电子计数器有比较慢的时钟到键入的時间。图4得到具有全局性时钟的即时电子计数器,它和图3作用完全一致,用了某种意义多的逻辑性模块搭建,却有比较慢的时钟到键入的時间。彻底全部PLD软件开发都获得各种各样的即时电子计数器。

    图3行波时钟    图4行波时钟转化成全局性时钟  2多时钟系统软件  很多系统软件回绝在同一个PLD内应用多时钟。至少见的事例是2个多线程微控制器器中间的控制模块,或微控制器和异步通信地下隧道的控制模块。因为2个时钟数据信号中间回绝一定的建立和保持時间,因此 ,所述运用于导入了可选择的指定约束。他们也不会回绝将一些多线程数据信号同步化。

  图5得到一个多时钟系统软件的案例。CLK_A进而钟触REG_A,CLK_B作为钟触REG_B,因为REG_A驱动器着转到REG_B的人组逻辑性,故CLK_A的降低沿相对性于CLK_B的降低沿有建立時间和保持時间的回绝。因为REG_B不驱动器馈到REG_A的逻辑性,CLK_B的降低沿相对性于CLK_A没建立時间的回绝。除此之外,因为时钟的上升沿不危害触发器的情况,因此 CLK_A和CLK_B的上升沿中间没空上的回绝。

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如图所示5下图,电源电路中有两个独立国家的时钟,但是,在他们中间的建立時间和保持時间的回绝是没法保证 的。在这类状况下,必不可少将电源电路同步化。图6得到REG_A的值(怎样在用以前)同CLK_B同步化。新的触发器REG_C由GLK_B触摸,保证 REG_G的键入符合REG_B的建立時间。

殊不知,这一方式使键入廷时了一个时钟周期时间。    图5多时钟系统软件(指定波型示出CLK_A的降低沿相对性于CLK_B的降低沿有建立時间和保持時间的约束)    图6具有即时存储器键入的多时钟系统软件  在很多运用于中只将多线程数据信号同步化還是过度的,当系统软件中有两个或2个之上非同源时钟的情况下,数据信息的建立和保持時间难以得到 保证 ,大家将应对简易的时间问题。最烂的方式是将全部非同源时钟同步化。

用以PLD內部的锁项环(PLL或DLL)是一个实际效果非常好的方式,但并不一定PLD都具备PLL、DLL,并且具备PLL作用的处理芯片大多数价格比较贵,因此 除非是有特别要求,一般场所可以不用以携带PLL的PLD。这时候大家务必用以携带也就能端D触发器,并引入一个高频率时钟。    图7有所不同源时钟  如图所示7下图,系统软件有两个有所不同源时钟,一个为3MHz,一个为5CHz,有所不同的触发器用以有所不同的时钟。

为了更好地系统软件稳定,大家引入一个20MHz时钟,将3M和5C时钟同步化,如图所示8下图。20M的高频率时钟将做为系统软件时钟,輸出到全部触发器的的时钟尾端。3M_EN和5C_EN将操控全部触发器的也就能尾端。

即本来接3M时钟的触发器,接20M时钟,另外3M_EN将操控该触发器也就能,原相连5C时钟的触发器,也相连20M时钟,另外5C_EN将操控该触发器也就能。那样大家就可以将一切非同源时钟同步化。

    图8同步化给出非同源时钟  此外,多线程数据信号輸出一直没法合乎数据信息的建立保持時间,更非常容易使系统软件转到亚稳态,因此 也提议设计师把全部多线程輸出都再作历经双触发器进行同步化。稳定可靠的时钟是系统软件稳定可靠的最重要标准,大家不用将一切有可能所含毛边的键入做为时钟数据信号,而且尽可能只用以一个全局性时钟,对多时钟系统软件要注意即时多线程数据信号和非同源时钟。


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